瑞萨科技选用Synopsys IC Compiler作为SoC设计流程解决方案

　    全球领先的电子设计自动化（EDA）软件工具领导厂商Synopsys宣布，瑞萨科技公司已采用Synopsys IC Compiler 下一代布局布线解决方案用于产品IC 的设计流程。随着瑞萨设计项目的日益复杂化，他们需要满足各种不同功能模式下的时序安排。

　　在全面评估了所有备选方案之后，瑞萨最终选择了 Synopsys IC Compiler 解决方案，因为可以通过其真正的多模式功能，经并发优化所有时序模式，从而实现期望的芯片性能。瑞萨同时也获得了转换时间更短和使用更加简便的优势。

　　瑞萨科技公司设计技术部D　FM & EDA 技术开发组部门经理Teruaki Harada表示：“保证我们的芯片能在众多不同的功能模式下高速工作，是我们面临的一个重大挑战，特别是对于主流消费产品设计而言。我们曾凭借Synopsys 工具的帮助完成了我们最具挑战性的设计。现在，IC Compiler 解决方案帮助我们解决的是在多模式时序方面遇到的非常紧迫的问题。”

　　瑞萨应用一套由15个测试案例构成的复杂条件，即一个由超过35万门和5种工作模式构成的大规模0.13 微米消费类设计，对包括排序手段和合并技术技巧在内的全部备选多模式方案进行了评估。 瑞萨发现 IC Compiler 解决方案满足全部需求，同时达到了多模式优化所需的性能。IC Compiler 物理实现解决方案凭借扩展的物理合成（XPS）技术提高了优化效率，不仅改善了时钟频率效果，同时也帮助设计人员降低了设计的整个宏单元的面积。XPS 是一个将综合、布局、时钟和布线结合在一个统一优化环境中的新架构。最终，瑞萨发现 IC Compiler 解决方案比其他备选方案速度更快也更容易使用，甚至在单模设计条件下也是如此。

　　Synopsys设计实现部总经理兼高级副总裁Antun Domic 表示：“长期以来，瑞萨在最具挑战性的设计领域与Synopsys保持着密切合作关系。通过选用我们的IC Compiler 解决方案，瑞萨实现了真正实时的多模式优化能力，并且在提升性能的同时缩短了设计时间。”

　　关于IC Compiler

　　 IC Compiler工具是Synopsys下一代的布局布线解决方案。它能够把物理综合扩展至整个布局与布线流程，并能够实现sign-off驱动的设计收敛，时间更短，结果更佳。目前的布局布线解决方案无法在布局(placement)、时钟树（Clock Tree）及布线（Routing）等分散环节之间进行连贯的运行，因而具有局限性。

　　IC Compiler的Extended Physical Synthesis（XPS，扩展式物理综合）技术能够将物理综合扩展到整个布局与布线流程，从而打破了上述各环节之间的限制。IC Compiler还具备基于TCL的统一架构，并融Synopsys核心技术于一体，有助于客户实现创新设计。这是一套完整的布局布线系统，包含了开展下一代芯片设计所必需的所有技术，包括物理综合、布局、布线、时序、信号完整性（SI）优化、降低功耗、可测性设计及良率优化等。

    　 关于 Synopsys

　　 Synopsys公司（Nasdaq: SNPS）是全球电子设计自动化（EDA）软件工具领导厂商，为全球电子市场提供技术先进的集成电路（IC）设计与验证平台，致力于复杂的芯片上系统（SoC）的开发。同时，Synopsys公司还提供知识产权（IP）和设计服务，为客户简化设计过程，提高产品上市速度。Synopsys公司总部设在美国加利福尼亚州Mountain View，有超过60家分公司分布在北美、欧洲、日本与亚洲。

　　从1995年进入中国市场以来， Synopsys一直遵循”推动产业，成就客户，发展自己”的经营理念，致力于加快中国IC设计产业的发展。迄今，Synopsys已在北京、上海、深圳、西安及香港设立了五个分支机构，在上海、北京建有两个研发中心，并在上海设有技术支持中心。Synopsys在中国除了推广EDA工具外，还以创造价值为导向，提供定制解决方案和专业咨询服务。更多详情，请访问： http://www.synopsys.com.cn