嵌入式IP授权应用产品的必经之路

 
 
    硅智财是未来半导体产业的发展趋势

    目前全球半导体销售总额逐年上升，2005年时约为1410亿美元，今年2006年则是预估将会成长到2050亿美元之谱，除了PC以及资讯家电产业以外，越来越趋广泛的嵌入式应用也是造成半导体产业蓬勃发展的原因之一，从手持式装置、汽车电子、通讯装置以及各种游乐器平台，不论是从效能取向、省电取向或者是行动取向等不同发展目的，几乎都是应用了最尖端半导体技术的结晶。不过针对不同的应用，对于处理器的效能需求以及设计取向也有差别，如何能针对不同的应用作出最恰当的设计，藉由采用IP（Intellectual Prooerty）授权取得技术的方式来研发产品，就成了这几年逐渐崛起的一种新的设计思维。在这样的新型态经济体系之下，硅智财（Intellectual Prooerty；IP）成为目前最热门的话题，以目前世界上提供相关处理器或晶片IP授权的厂商，就有超过数十家以上，其应用范围之广阔更是远远超乎我们的想像。

    开发流程为嵌入式系统选用IP的首要关键

    以目前的趋势来说，单一晶片整合多功能的SoC架构，可以说是目前资讯家电、消费性电子产品等的构成基础，因此单一晶片中，不只有处理器的IP，更是要包含很多周边电路、匯流排、甚至网路元件等IP，设计整合的难度照理来说应该也会跟著水涨船高，但是大多数IP授权厂商都会跟一些EDA厂商进行合作，提供配套的设计工具，甚至也会和特定厂商合作，提供整套技术整合的解决方案，因此不论半导体厂商或是后端设备厂商实力强弱，理论上都可以选择到适合自家公司设计水准的方案，在成本与Time to market方面取得平衡点。

    针对嵌入式应用而言，不管整合了多少技术或者是周边架构，SoC最核心的部分依然为处理器核心，采用不同的架构对于该SoC的效能与功耗表现也各自不同。虽说如此，一款SoC的效能或省电能力往往是摆在开发商考量的第二顺位以后。作为嵌入式系统，开发关键往往落在开发度的难易以及开发上的资源获得多寡等等，等到能够满足开发的条件之后，才会进一步考虑采用何种架构，来满足对于效能或者是省电能力的要求。而作为嵌入式处理器主流的RISC架构处理器，目前也有许多不同的厂商在进行开发，并针对其技术细节进行IP授权的动作，然而针对整个开发环节，包括从IP授权、IC设计生产、韧体的撰写、作业系统的相容等等，由于每家IP授权厂商所能提供给被授权者的开发流程以及相关支援程度并不相同，因此慎选具有完整开发支援能力的IP厂商方为上策，否则当一款IC晶片推出，等到要进行销售时才发现空有晶片，却无介面及应用软体可搭配晶片做整个套件的开发时，那对于半导体厂商才是真正的灾难。

    多绪核心最佳化难度高

    在处理器的进程中，最初想要取得效能的增长，最直觉的方式就是增加时脉，但是增加时脉有其极限，在半导体製程无法完全配合之下，过度讲求高时脉设计的处理器，在耗电量与温度方面将会成为难以解决的问题。因此，目前处理器多以2种方式来取得效能的增长，那便是处理器的多核心设计以及采用多绪併行的核心计算架构。严格来说，这两种设计方式并不会互相衝突，实际上，目前已经有相当多处理器采用多核心与多绪设计并行的方式，而且在效能方面取得不错的突破。

    但是在嵌入式应用中，现况却不是如此，以目前主流的嵌入式处理器而言，不是采用多绪处理，就是采用多核心设计，靠边站的倾向非常明显。首先谈到多绪（Multi-threading）架构，多绪执行方式主要诉求是以在单一个处理器核心之内同时可以达成更多的工作为主，应用在SoC晶片里面，则是可以在不大幅增加晶片面积的前提之下，增加处理器的处理能量，利用多绪设计的处理器，理论性能可增加达60％之多，其达成的方式为，多绪处理器中，会为每个执行绪设计相对应数量的暂存器以及程式计数器，如此可以在只增加少量的晶片面积，仍可达到更大的每时脉指令吞吐量，但是这样的设计有其盲点，虽然多绪处理器会为个别执行绪设计独立的暂存器，但是某些如分支预测单元以及快取记忆体，仍是属于共用的形式，多绪执行时，由于分支预测机制的失败率将会增加，因此也会造成指令处理延迟週期的拉长，而必须依靠特定的编译器与更艰深的软体开发技巧来弥补，造成多执行绪应用程式的开发与最佳化难度较高，且针对某些如资料库等I/O需求量大的应用，也会造成快取管线的效率降低，使得总体效能不如预期。因此，虽然多绪架构有其市场与技术优势存在，但是在软硬体方面需要更为精密的配合，总体成本未必较低。

    多核心设计架构可扩充弹性大

    而在多核处理器设计方面，虽然多了一核，就等于多了一倍的电晶体，但是以目前半导体技术的演进速度，晶片面积与耗电量都可随此进程等比级数降低，而多核设计其实也可以有程度不等的电晶体共用，比如说L2快取或者是记忆体逻辑控制电路共用等等，而不是仅限于将2个对等的CPU核心封装为1颗，此类的设计也可以有效降低多核晶片颗粒的尺寸。

    由于多绪处理器中多个执行绪对共用资源的争用也会影响其性能，相较起来，多核处理器对共用资源的互抢状况要少得多，因此当应用的TLP（Threading-Level Parallelism）较高时，多核处理器性能一般要比多绪处理器来的优秀。此外在设计上，更短的晶片内部管线使多核处理器比多阶管线集中式设计的多绪处理器更容易提高晶片的时脉，藉此达到有效提升性能的结果。 多核处理器透过在单一晶片上整合2个或多个微处理器核心来提高程式的并行性。每个微处理器核心实质上都是一个相对简单的单绪处理器或者比较简单的多执行绪处理器，透过这样的方式来平行处理程式码的执行，可具备较高的TLP特性。由于多核处理器采用了相对简单的核心架构作为处理器核心，使得多核处理器具有高时脉、设计和验证时程短、控制逻辑简单、扩展性好、易于实作、功耗低、传输延迟低等优点。此外，多核处理器还能充分利用不同应用的ILP（Instruction-Level Parallelism）和TLP，具有较高TLP的应用对于多核心架构的适应力较高，效能提升幅度也较大。目前多核处理器已经成为处理器体系结构发展的一个重要趋势。

    结论

    虽然嵌入式应用对于处理器的需求有其局限性，处理器架构的不同也只是系统眾多环节之中的一个影响因素，只要在完备的开发环境支援以及上下游整合之下，半导体厂商或者终端应用开发者，就不必侷限于特定的处理器或者是时脉表现等象徵性的指数，毕竟产品的开发最终还是要以市场为依归。不论是在行动装置、家庭多媒体、企业应用或者是汽车电子等类型的嵌入式系统，要推出成功的产品，最关键的部分就是要选择正确的授权以及配套方案。最后提供各位一个讯息，ARM将会在11月30日，于新竹烟波大饭店举办第六届技术论坛，届时也将会针对不同领域的嵌入式应用现况与最新技术趋势进行研讨与展示，线上报名位址为http://arm.my-event.net，欢迎业界人士共襄盛举。

 安谋（ARM）国际科技股份有限公司台湾分公司总经理吕鸿祥