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解决65nm时代的漏电功耗问题

2007-12-20 嵌入式在线收藏 | 打印

随着几年前90nm工艺技术开始进入主流应用，器件时延不再是主要缺陷已变得越来越明显。互连时延已经赶上来并超过器件时延成为引发时序问题的第一要素。

现在随着65nm节点的大力发展，对电源设计师来说一个新的发展趋势正在形成。动态功耗不再是总功耗预算中的主要因素，而漏电功耗则占了预算的绝大部分。这是无法用来提高性能的白白流失掉(双关语)的泄漏功耗。那漏电功耗为什么这么重要呢？

“对蜂窝电话来说，制造商希望待机功耗不超过完全正常工作功耗的5%，”Apache设计系统公司总经理兼产品管理副总裁Dian Yanag表示，“因此如果正常功耗是100mW，那么待机功耗就不能超过5mW。但在深亚微米节点，总功耗中有50%以上属于漏电功耗。”

漏电流是CMOS晶体管不争的事实。漏电流现象在65nm时已经不太好了，到45nm时就更糟糕了。不过设计技术的发展有助于减轻泄漏的情形。而新材料和工艺改革也给该问题的解决带来了希望。

根本原因

MOS晶体管的漏电有两大根源(图1)。一个是亚阈值漏电，方向是从漏极到源极(或电源到地)。亚阀值漏电流随着每一代工艺节点的改进而在不断提高，而且没有停止的迹象。亚阀值漏电流机制的原因是没有一个晶体管是非常完美的开关。

“在数字逻辑中我们都认为它们是理想的开关，其实它们从来没有实现真正完全的关断。”Sequence Design公司首席技术官兼副总裁Jerry Frenkil表示。

这个问题可以从晶体管工作的三大区说起。其中有个关断区，此时的电流完全是零。还有一个饱和区，此时晶体管完全打开，可以吸引很大的电流。最后一个是线性区，此时器件在功能上相当于线性放大器。

“在线性和关断区之间有一个微弱的反向电流在源极和漏极之间流动。晶体管开始反转，但此时它处于一个敏感区域，栅极电压的微小变化都会导致电流的很大变化。”Frenkil说道。

“电流变化的程度与门限电压多低有直接关系。晶体管的漏极电流是源极、漏极和栅极上的电压及其它因素的函数。你无法使等式中的各项完全为零，因此总有一些电流在流动。”他补充道。

引起总体漏电流问题的其它主要因素是氧化栅漏电(图1)。栅极漏电流(众所周知)是工艺发展的副产品。晶体管栅极由位于二氧化硅上的多晶硅组成，它具有非常容易制造的优势。

但随着半导体工艺不断缩小，栅极长度显然也越来越短。工艺尺寸的缩小会影响到所有尺寸，因此二氧化硅栅极层也变得越来越薄，从而增加了栅极电容和驱动电流要求。结果栅极漏电流表明它自己就是通过氧化栅的电子隧道。

这两大漏电功耗根源之间的区别非常重要。虽然栅极漏电问题很有可能随着工艺和材料的改进得到解决，但亚阀值漏电流不管采用何种解决方式都是完全与设计有关的问题。

“从长期来看，设计师担心的是亚阀值漏电流，而不是栅极漏电流，”Frenkil说，“在65nm节点还没有便利的工艺解决方案能够解决栅极漏电。但在更小的节点可能会有。”

解决问题

因此设计人员和EDA供应商已经将他们的注意力大部分转移到对亚阀值漏电的控制。有好几种低功率设计方法可以使用，它们各有利弊(见表)。

最近得到应用的最通用技术之一是多电压阀值(multi-VT)单元交换。这种技术涉及使用具有两个以上电压阀值的库。它的想法是为同时优化时序、面积和功率提供综合方案。具有较低VT的库将泄漏更多的电流，但比高VT库的速度快。设计师在非关键路径上可以选用速度较慢但功耗较低的单元。

“多电压阀值的复杂性最低，”Sequence公司的Frenkil表示，“使用多电压阀值可能意味着适当长一点的时序收敛周期。”然而，Frenkil补充道，从多电压阀值获得的漏电流增益并不大。“它通常会使漏电降低一半。”他说。

晶体管的反体偏置也有助于减轻亚阀值漏电问题，因为它能将晶体管“关断”得更彻底。栅极漏电直接正比于栅极到基底的电压VGS。VGS增加会减少漏电流，但它也会降低性能。

对反向偏置的优点有人持不同的意见。据Frenkil透露，反体偏置失宠于更先进的工艺节点。“随着工艺的发展，它对漏电的影响越来越小。”Frenkil表示。但Apach公司的Dian Yang相信，后向偏置可以与可变阀值CMOS(VTCMOS)技术结合起来动态地按需改变VGS，以实现关键路径中的漏电流控制。对非关键路径，可以一直使用更高的VGS来减小漏电流。

Apache公司提供的RedHawk-ALP物理电源完整性工具支持众多的漏电流控制技术，包括VTCMOS后向偏置和针对存储器IP的电源门控插入。

电源门控是一种在65nm和45nm工艺节点将发挥更重要作用的技术。电源门控(有人也称为电源关断)需要插入开关来关断非活动功能块的电源。不过电源门控有好的一面，也有不太好的一面。

好消息是它能显著地减少漏电功能一到三个数量级。“对那些要求超低漏电流的设计师来说，他们需要某种电源门控技术。”Frenkil表示。不太好的消息是电源门控会给设计流程带来很大的复杂性。除了必须指出在那里放置电源开关外，你必须指出将它们做成多大或多小。

“开关的大小很关键。”Frenkil认为。开关越大，它们在性能方面的代价就越低。但较大的开关会占用更多的面积，并降低漏电减少幅度。较小的开关可以节省面积，但性能受损较多，但可以减少更多的漏电流。

电源关断开关还可能严重影响芯片的底层规划，Frenkil指出。“如果要电源门控芯片上的模块，那么这些模块的电源轨必须与非电源门控域分隔开来。如果非电源门控域不止一到两个，那么对底层规划来说确实是个头疼的问题。”他说道。

电源关断开关还会造成浪涌电流和唤醒时间问题。在关闭一个模块的电源开关时，如果没有正确地管理，浪涌电流可能足够大到损坏芯片。

最后，电源关断开关还会带来一系列与功能验证有关的问题。所有开关的控制信号都正确吗？浮动输出被整流过了吗？被关闭的模块是否存在状态保持问题呢？

重点关注流程

基于所有上述理由，设计师有必要考虑能够解决这些问题以及其它与漏电流相关因素的工具流程。例如，Sequence工具开始研究RTL级电源门控效果，并对门控各个模块的效果进行假设分析。流程转向自动调整尺寸和插入开关，然后到最终的压降分析阶段，包括对由于时延引起的电压下降的效果进行分析。

Sequence公司的流程包括了Power Theatre,CoolTime和CoolPower，采用了从RTL到GDSII的整体电源分析方法(图2)。设计师在考虑漏电流问题时最好考虑包括架构级在内的整个设计流程。

当然，EDA业界的三大RTL-to-GDSII工具供应商都有某种形式的集成式流程可满足低功率设计要求。Magma设计系统公司有两款工具专门针对这个问题。Talus Power重点放在优化处理方面，覆盖RTL到GDSII，而Quartz Rail公司同时具有电源分析以及静态和动态压降分析功能。后者分析IR下降对时延的影响，同时执行热分析。

“这些工具可以联合工作，”Magma公司负责低功率产品的总监Arvind narayanan表示，“如果做多电压阀值优化，优化引擎可以看到功率、时序和面积。”就象所有集成式实现流程那样，执行并行优化的能力最有可能在无需多次重复的前提下改进最终质量。

架构问题

认为在设计周期的架构阶段能够完成许多与漏电管理有关的事情似乎有点不合常理。ChipVision设计系统公司是一家EDA供应商，主要从事架构级的优化工作。今年早些时候该公司发布了电子系统级(ESL)技术，该技术可以帮助RTL设计师通过与系统级描述交互工作来生成功率优化的RTL代码。

ChipVision公司也是OFFIS研究开发联盟旗下控制漏电功耗的一家欧洲组织成员。这家组织的名称叫控制纳米CMOS SoC的漏电功耗(CLEAN)，它的成员中有许多欧洲工业公司和研究机构。

据ChipVision公司首席技术顾问兼CLEAN的学科带头人Wolfgang Nebel透露，该组织的工作目标是尽量减少当代工艺技术以及未来新工艺的漏电流。

“在理解较低层技术的潜力方面我们已经有了实质进展，”Nebel说，“我们在建模这些技术对更高层次的影响方面进展顺利。不过要真正应用所有这些技术还有许多工作要做。其中一些领先的技术已经在CLEAN的产业合作伙伴那里使用。”

CLEAN的开发工作，算上英飞凌和意法微电子及其产业合作伙伴，在2006年就开始了为期三年的征程，将在2008年底结束。另外Nebel指出，一些正在申请专利的CMOS技术改进与高k电介质一起要经过很长一段时间才能完全解决栅极漏电问题(图3)。

下一代CMOS技术，有时也称为薄或超薄体CMOS，将能更好地控制栅极漏电流，甚至有可能消除漏电流。有望在2010时间期限内首次露面的亚阀值漏电流与bulk CMOS相比也会有实质性的降低。

Nebel相信长期解决方案将是双栅极或FinFET技术，这种技术ITRS希望在2011年40nm节点时出现。“FinFET是根据它们的外表命名的，垂直竖立在基底上，而不是水平躺着，看起来象是鱼翅。”Nebel表示。

FinFET将完全被栅极环绕，因此能更好地控制沟道。“FinFET将我们带回到‘过去美好的时代’，当时动态功耗是影响总功率预算的最大因素。”Nebel表示。

FinFET技术至少已被一家大型系统公司提上议事日程。据NEC电子美国公司定制SoC业务部副总裁兼总经理Kazu Yamada透露，NEC的研发实验室已经开始在做FinFET的工作。

“但何时我们会转向这种技术还未确定。”Yamada表示，“5年前，我们认为将在32nm工艺节点。现在，也许会在28nm或24nm时发挥作用。在这之前，可能有进一步的技术突破允许我们暂时不使用它。”

利用多核环境

对多核架构的重视是一个很重要的发展趋势。Calypto Design公司首席技术官Anmol Mathur指出，漏电现象可以通过转向多核架构得到显著改善。

“至今为止，在RTL及以上层次做的大多数工作都旨在减少动态功率。”Mathur说，“一般使用多电压阀值和其它技术的实现可以更好地解决漏电流问题。”

但Mathur相信潮流在转变。“人们已经开始在RTL和架构级思考问题。他们将漏电问题带到了稍高的抽象层。”他说道。

多核架构在漏电流方面的优势来自阻止很耗功率的功能的分离。“你拥有芯片上固定数量的面积。”Mathur指出。

“你可以使用具有快速存储器和缓存的非常快的单内核，或者使用相同的资源，如四个都工作在较低频率的更小内核，两种方式可以获得相同的汇聚吞吐量。”他补充道。这四个低频内核允许后向调整电源供电，从而减少动态功率和漏电功率。

微架构级的电源管理检查非常重要(图4)，Cadence设计系统公司Encounter产品营销经理Mohit Bhatnagar表示。“在65nm节点，你必须回答一些问题。”他说，“比如我在使用的技术范畴是什么？如果使用电源关断开关，我应该使用多大的电压域范围？我应该使用代工厂的一般工艺还是他们的低功率工艺，是降低性能使功耗目标更容易达到吗？”