Altera为在FPGA上实现DSP功能效能推出新工具
Altera近日发布具有第二代模型综合技术的DSP Builder工具8.0，使DSP设计人员首次能自动生成基于高级Simulink设计描述的时序优化RTL代码。借助这一新的DSP Builder，设计人员在几分钟内就可以实现接近峰值FPGA性能的高性能设计，而此前通过手动优化HDL代码往往需要数小时甚至数天时间。
设计无线基站多载波、多天线RF处理等实际应用中的多通道信号处理数据通路时，新的DSP Builder第二代综合技术自动加入流水线级和寄存器，通过时分复用生成高优化功能设计，如数字上/下变频（DUC/DDC）、峰值因子抑制（CFR）和数字预失真（DPD）等。
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