Nexar全面提供支持32位处理器的嵌入式系统设计

       Nexar是一套全面的，无需依赖于生产厂商的电子设计解决方案，用以使所有工程师能够在FPGA平台上用类似于板级系统设计的方法开发完整的以处理器为基础的嵌入式系统。   

        Nexar的LiveDesign-enabled功能，可以快速和交互式的在FPGA上执行和调试嵌入式系统，无需HDL或RTL级的系统仿真。

       Nexar 集成了:

       一个基于原理图的 FPGA 系统设计环境，支持VHDL及Verilog HDL行为语言描述功能
       预先合成的、预先验证的、基于FPGA的高水准IP元件，包含免费的8位及32位多种处理器内核
       对已提供处理器内核支持完整的嵌入式软件开发，提供源代码级调试
       一个完全集成的LiveDesign-enabled环境，包含基于FPGA的虚拟仪器，使您能够在整个开发过程中，与设计进行互动
       支持Altium 的LiveDesign-enabled纳米级开发板，在设计中，能够进行交互式的执行和调试
用VHDL 代码和仿真进行用户元件或逻辑模块的设计
         以及全面的文档，范例，和参考设计

       Nexar 特点有:

       FPGA上嵌入系统的快速开发

       独立于FPGA生产厂商和器件的开发环境

       以原理图为基础的系统级设计

       免费的基于FPGA的元件

       虚拟仪器

       与LiveDesign-enabled开发板的集成

       FPGA–PCB全面集成

       集成的嵌入式软件开发

       拥有了Nexar，你便拥有了：

       跨厂家的FPGA 硬件设计和调试工具

       预选合成、预选验证、无使用费的IP零件，包括处理器核、高级外设和虚拟试验仪器
集成的软件开发工具

       可重新配置的开发与试验环境——Nanoboard——现在支持Xilinx、Altera及Actel绝大多数可编程逻辑器件的设计

       全面的范例和参考设计

       系统级设计功能

       版本控制支持的升级

       目前的Nexar 版本控制功能也已经因为支持CVS 而被加强。这为第三方的版本控制系统提供了更宽的选择范围。

       文档履历管理

       一个内部的版本履历管理系统已被实装于系统中。它允许用户在不使用外部软件的情况下跟踪设计的变化。它包含了观察物理的不同点，逻辑的不同点以及恢复文档为前次保存的版本等能力。此系统可以与VCS一起使用——单独的设计者使用本地的履历系统管理自己的变化。使用VCS则提供一个完整的面向团队的文档管理系统。

       多国语言支持

       DXP2004平台已被升级为安装有对简体中文，日语，德语，法语的支持。全部的菜单项和大多数对话框文本现在已经可以被通过选择表示为其中的任意一种语言。多国语言支持可以支持，通过在英文原文上显示经过翻译的提示信息和显示经过翻译的菜单项或对话框内容。

       查询系统的改善

       Nexar的强大的基于查询的对象筛选系统已经因追加的过滤器面板而变得更容易使用。这个面板将筛选系统分为被选择对象清单的面板显示，选择决定以及更加高效的编辑任务。在检查器中直接编辑参数值

       现在可以在检查器里直接编辑一组被选对象的共有参数值。另外，单击参数的超文本链接检查器将会切换为编辑这组参数的属性。单击上层链接会退回到上层对象的编辑。

       在检查器中增加参数

       在检查器里选择一组对象并点击”Add Parameter”按钮来追加一个同样的参数给全部选择的对象改善的标识符全局编辑

       检查器面板现在允许用户访问被选对象的属性，并且使在多对象之间改变属性值成为可能。这个面板的功能已被有效的升级为允许在模块级编辑器里通过检查器内的超文本连接简单的在一组元件和它们的注解/标识符对象之间双向移动。这将使 检查器可以简单地选择一组元件并且对元件的属性，元件本身以及它们注解和标识符域进行全局编辑。

       改善的列表视图编辑

       列表视图已被升级为包含新的显示模式。您现在可以从当前图纸，在一个项目里的图纸或全部打开的图纸来观察非屏蔽对象，被选对象或全部对象。同样，检查器可被在观察模式或编辑模式之间切换。在编辑模式里您可以点击一个单元并通过简单地输入立即编辑此单元。这些改善是列表面板功能更加的强大且更易使用。

       系统优先设定的集中化

       所有的各种系统优先设定已经被集中到一个单一的上下联系的对话框里，它的外形类似一个树状导航结构。它提高了设定横跨所有文档编辑器和服务器的系统级选项的效率。

       存储管理器

       新追加一个操作面板使对文件存储位置的导航得到改善。此面板采用一种通过Windows内的文件存储系统和版本控制系统，将项目管理联系到一起的方式。它将简化项目管理面板并使在项目里寻找和追加文档更加简便。

       ECO的升级

       ECO系统已被改进，其中包括更好的诊断处理和交叉探测ECO对象。

       新的库查找工具

       一个新的工具已被追加。它允许参数的和基于查询的查找。查找可以在进行其他任务是进行，因此用户可以在使用查找工具时浏览和放置结果。

       库编辑的改善

       在元件库面板内面向原理图库的一个新的编辑元件命令已可以使用。此命令打开适当的库并选择当前的元件。

       库文档生成能力

       一个新的工具已经被追加到系统内。它允许您根据一个库（集成的或其它）建立文档。这个库含有原理图符号图像，封装和3 维模型，同样包含参数和引脚。

       根据项目生成集成库

       一个新的工具已经被追加到系统内。它允许您根据一个项目建立集成库。
       增加了对VBScript和Jscript脚本语言的支持。
       改善的脚本系统
       调试器现已集成到DXP环境

       智能化面板拼接

       拼接多个面板于相同的面板框架内的能力使您可以用您所希望方式设置您的工作区，并保持您可以方便地访问对您重要的信息。服务包2强化了面板拼接功能当一面板框架内加入一组面板时面板可被更加智能化地改变尺寸。它使在环境内排列面板组更加容易。

       改善的上下相关帮助系统

       帮助系统的上下相关帮助功能已得到改善。例如，当在一个库里或在一个文档上选择一个元件同时按F1键，将显示指定的元件的帮助信息。

       嵌入式软件开发功能

       32 位处理器:TSK3000

       服务包2 为Nexar 增加了32位开发的支持，它是一个具有32位RISC结构的处理器—TSK3000，并辅以软件开发工具的支持。TSK3000的内部结构是基于Harvard 体系结构，但是具有简单的存储器结构和基于硬件的中断向量处理，可以使编程更加简单。通过为存储器和外设分别提供总线接口使访问处理器得到简化。同时具有一个用户可配置的快速的片上存储器系统，它改善了系统性能并简化存储器系统的设计。TSK3000使用开放标准的Wishbone ” System-On-Chip互连”总线从而允许系统设计使用任何目标FPGA系列而不需要授权。Nexar设计系统提供大量的Wishbone 外设可供选择。面向TSK3000的编译器是基于Altium的Viper编译器结构，它还向下支持Nexar现有的8位处理器TSK51和TSK80的编译工具。这意味着这三种处理器具有C语言源代码级兼容性。您可以简单地在这些处理器之间移植您的应用程序。

       支持Xilinx Virtex-II Pro内的Power PC

       Nexar现在已包含对内嵌在Xilinx Virtex-II Pro FPGA内的Power PC内核完整的嵌入式软件开发支持。这种支持是基于Altium的专业级的TASKING Viper编译器技术。此开发工具包括了高度优化的微处理器C编译器和源代码级的调试器。软件开发工具被完整地集成于Nexar开发环境中，设计者可以在LiveDesign开发流程里充分地利用Power PC内核。

       在基于FPGA 的处理器存储器内支持多个代码段和数据段   

        现在从一个嵌入式软件项目生成的输出包括数据段和代码段，它们可以被指定到目标处理器的不同的存储器区域。如果是TSK3000，这些数据或代码段将被写入到一个ELF格式的单独文件。

       软件性能评测器

       TSK3000开发工具中已新增加一个性能评测器，它被用来帮助调试和改善嵌入式软件。当性能评测器生效后，它将提供您一个详细分类的函数级代码执行时间，您可以方便的确定您的应用程序在每个函数内花费多长的时间。

       CPU面板

       已增加一个新的CPU面板来替代当前的Nexus调试器，它提供了一个直观的处理器运行视图。CPU面板提供一个包含存储器空间，寄存器和断点的视图。它还提供一个反映存储器空间的反汇编视图。存储器和外设映射

       服务包2 使用一种新的存储器映射特性使开发嵌入式应用软件时观察和定义存储器映射变得更加简便。映射涵盖外设和存储器设备两方面，并让您直接地根据硬件框图方便的定义存储器空间。编辑器还提供一个图形化的存储器空间内部各个存储器段的分配情况视图。

       Wishbone外围设备内核

       增加了一些新的Wishbone兼容内核。它们包括:

       定时器/计数器
       键板
       异步串行接口
       PS/2鼠标/键板接口
       I2C主控器
       并行I/O 接口
       以太网10/100接口
       CAN 总线接口
       字符型LCD接口
       VGA /LCD/显示控制器

       附加的参考设计

       已增加两个新的参考设计作为TSK3000处理器的工作范例。这些范例包含了一个气象站范例项目的升级版和一个新的使用DSP的设计项目。

       改善的调试器支持

       仿真器现已支持数据断点。对于复杂的结构和层次可进行更好的支持，例如在观察窗口内，对于外部文件的调试参照现在已经是可能的。

       系统框图编辑器

       智能型单击鼠标右键时的上下文相关弹出式菜单
       框图(原理图)编辑器现在支持上下文相关弹出式单击鼠标右键菜单，使编辑图纸更容易和更直观
       在复杂的元件中支持锁定子元件
       您现在可以锁定子元件来允许更多智能的复杂元件注释
       重点更新了注释标识符工具

       元器件注释工具已经被更新以提供更多的全面的选择项来处理复杂的多重零件元件和改进注释的速度。在注释期间的标识符复制处理也已被改善。

       库编辑器更新

       原理图库编辑器经过修改更加支持基于列表的原理图编辑。一个新的模型管理器将使同时从多重元件添加和删除模型更容易。

       框图文档比较器

       Nexar 的文档比较特性已被有效的升级为支持原理框图的图形化比较。这将有效的加强当前的只面向连接性的比较功能。

       图形化的编译屏蔽

       框图编辑器已经增加了一个新的特性。可以使您有效的屏蔽对某些设计区域的编译处理。在编程期间这个特性允许您在开发中注解部分原理图图纸，使它容易将部分电路的暂时地排除在编译和错误检查处理之外。

       改善的自动的类生成控制

       自动的类生成系统已被检查和修正以提供更好的控制来实现在原理图级生成类。用户可定义网格

       原理图网格系统已被改善为可允许用户设定自己的网格测量单位。网格可以使用用户定义的公制或英制刻度来测量。现已支持更高的分辨率。“DXP Units”仍被保留为默认值，但是新的系统允许用户从P-CAD 导入公制的原理图，同时还支持更高的分辨率来放大所有网格。

       图纸入口和图纸符号

       图表符号和图表入口处理因为增加了很多新的特性和功能而得到了改进。这些变化包括将组图标入口从一边移动到另一边的能力，复制和粘贴图表入口组，自动改变图表符号的尺寸以适应它们的内容，以及当保持图表入口绝对位置时从顶改变图表符号尺寸。另外还可以选择一组图表入口并固定它们指定的位置和I/O设置。

       在图表内直接粘贴文本和图形

       您现在已获得了直接从Windows 剪贴板粘贴图元文件，图像文件和文本文件到原理图内的能力。您还可以将文本文件和图像文件作为文本框或图形对象拖放到原理图表中它们应该放置的位置上。

       FPGA与硬件协同设计功能

       支持Verilog语言文档

       服务包2将DXP2004升级为FPGA设计支持Verilog文件。您可以在文本编辑器里建立Verilog文件，使用完全的语法支持，和语法分析及编译文件。在此阶段DXP内部的综合和仿真引擎目前还不支持Verilog, 但用户可以通过在DXP开发环境内选择已支持的外部综合和仿真引擎来构筑完整的Verilog设计流程。

       支持Actel ProASIC Plus器件

       已经追加支持Actel ProASIC Plus系列的FPGA 器件。ProASIC Plus 器件是基于闪存的，无需系统配置器件。这使用户可以开发上电即可运行的应用系统，并且可以使FPGA内的IP更加安全。改善的第三方综合工具支持

       虽然内置有VHDL综合工具，Protel2004还允许您选择使用Synplicity, Xilinx XST和 Altera的综合工具进行FPGA设计处理。在服务包2里这些第三方合成工具之间的互动已经通过在DXP环境里增加更多的选择项得到强化，当使用这些工具时具有非常高效的设计流程。

       智能型分级HDL 设计

       当您在FPGA设计中使用VHDL或Verilog时，系统将自动确定HDL文件的顺序和层次并且在项目面板里反映嵌套的HDL文件的层次。

       改善的仿真波形观察器

       用于显示HDL仿真信息和显示虚拟逻辑分析仪的输出的数字化波形观察器已被重新检查修改而增强了适用性和提供更好的界面。现在观察器可记忆各个仿真阶段的设置，信号和显示格式。打印预览功能也已被加入，同时为了粘贴波形到其它应用，可复制波形到剪贴板。